数字IC设计常用的数制换算？
1、几种常用数制
1.1、十进制
十进制的每一位由0~9十个数码表示，低位和相邻高位之间的关系是“逢十进一”。计数方式：0→1→。。。→9→10→11→。。。→19→20→21→。。。→29→30→31。。。
1.2、二进制
二进制的每一位由0、1表示，低位和相邻高位之间的关系是“逢二进一”。计数方式：0→1→10→11→100→101。。。
1.3、八进制
八进制的每一位由0~7表示，低位和相邻高位之间的关系是“逢八进一”。计数方式：0→1→。。。→7→10→11→。。。→17→20→21→。。。→27→30→31→。。。
1.4、十六进制
十六进制的每一位由0~9、A、B、C、D、E、F十六数码表示，低位和相邻高位之间的关系是“逢十六进一”。计数方式：0→1→.。。。→9→A→B→C→D→E→F→10→11→。。。1F→20→21→。。。→2F→30→31。。。
2、不同数制之间的转换
2.1、二进制与十进制转换
2.1.1 二-十转换
将二进制数的第N位数值乘以第N位的权重，其中第N位的权重为2?（注：m位二进制数从右向左分别记为第0,1，。。。，m-1位，位是第0位，位是第m-1位），然后将相乘的结果按十进制数相加，就可以得到等值的十进制数。
举个栗子：（101）?=1×2? 0×2? 1×2?=（5）?? ，这个二进制数第2位是1，它的权重是2?，相乘为1×2?；第1位是0，它的权重是2?，相乘为0×2?；第0位是1，它的权重是2?，相乘为1×2?，后将每一位的乘积按十进制运算相加。
ic的质量评估标准
具体的测试条件和估算结果可参考以下标准：
JESD22-A108-AEAJED- 4701-D101②HTOL/ LTOL：高/低温操作生命期试验（High/ Low Temperature Operating Life ）
目的: 评估器件在超热和超电压情况下一段时间的耐久力
测试条件: 125℃，1.1VCC, 动态测试
失效机制：电子迁移，氧化层，相互扩散，不稳定性，离子玷污等
参考标准：
125℃条件下1000 小时测试通过IC 可以保证持续使用4 年，2000 小时测试持续使用8年；150℃ 1000小时测试通过保证使用8年，2000小时保证使用28年。
具体的测试条件和估算结果可参考以下标准
MIT-STD-883E Method 1005.8
JESD22-A108-A
二、环境测试项目（Environmental test items）
PRE-CON, THB, HAST, PCT, TCT, TST, HTST, Solderability Test,Solder Heat Test
①PRE-CON:预处理测试（ Precondition Test ）
目的: 模拟IC在使用之前在一定湿度，温度条件下存储的耐久力，也就是IC从生产到使用之间存储的可靠性。
测试流程（Test Flow）:
Step 1:超声扫描仪 SAM (Scanning Acoustic Microscopy)
Step 2: 高低温循环（Temperature cycling ）-40℃(or lower) ~ 60℃(or higher) for 5 cycles to simulate shipping conditi
Step 3:烘烤（ Baking ）At minimum 125℃ for 24 hours to remove all moisture from the package
Step 4: 浸泡（Soaking ）
数字IC功能验证
集成电路规模的飞速增长,使得集成电路功能复杂度日益提升,一方面为信息技术产业带来了生机和活力,另一方面也产生了许多问题和挑战。集成电路的功能正确性是这些问题和挑战中的首要考虑因素,必须引起我们足够的重视。传统的功能验证主要通过验证工程师手工编写测试激励来进行,验证效率较为低下。
随着技术的发展,OVM、UVM等***的验证方法被成功引入,扩充了验证技术库。但这些验证方法主要基于信号层级或事务层级来进行,并没有从更高层次的功能点角度去考虑验证问题。功能点的标准化概括、提取和层次分解仍然存在不足,而且测试激励需要人为去进行封装和***,一定程度加大了验证平台搭建难度。为了弥补验证技术上在功能建模和激励自动生成上的缺陷,从不同角度去探究新的验证方法,课题组开展了相应的研究工作。
研究工作和技术进步主要包括以下几点:1、基于集成电路功能特点以及对功能规范的分析,针对集成电路功能验证需求,课题组共同创建了基于功能规范的功能模型F-M；针对该功能模型,开发出一套功能模型描述语言,并定义相应语***则,用以描述数字系统、IP核等模块的功能行为。2、利用语言C/C 编写出解析编译器P-C,对上述功能模型语言进行解析,自动生成激励生成器和断言检测器,构建出SystemVerilog验证平台,自动产生测试激励。