数字ic后端设计(一)
1. 数据准备。
对于 CDN 的 Silicon Ensemble而言后端设计所需的数据主要有是Foundry厂提供的标准单元、宏单元和I/O Pad的库文件，它包括物理库、时序库及网表库，分别以.lef、.tlf和.v的形式给出。前端的芯片设计经过综合后生成的门级网表，具有时序约束和时钟定义的脚本文件和由此产生的.gcf约束文件以及定义电源Pad的DEF（DesignExchange Format）文件。(对synopsys 的Astro 而言，经过综合后生成的门级网表，时序约束文件 SDC是一样的,Pad的定义文件--tdf ， .tf 文件 --technology file， Foundry厂提供的标准单元、宏单元和I/OPad的库文件就与FRAM, CELL view, LM view 形式给出(Milkway 参考库 and DB, LIB file)
2. 布局规划。
主要是标准单元、I/O Pad和宏单元的布局。I/OPad预先给出了位置，而宏单元则根据时序要求进行摆放，标准单元则是给出了一定的区域由工具自动摆放。布局规划后，芯片的大小，Core的面积，Row的形式、电源及地线的Ring和Strip都确定下来了。如果必要在自动放置标准单元和宏单元之后，你可以先做一次PNA(power network analysis）--IR drop and EM .
3. Placement -自动放置标准单元。
布局规划后，宏单元、I/O Pad的位置和放置标准单元的区域都已确定，这些信息SE（SiliconEnsemble）会通过DEF文件传递给(PhysicalCompiler),PC根据由综合给出的.DB文件获得网表和时序约束信息进行自动放置标准单元，同时进行时序检查和单元放置优化。如果你用的是PC Astro那你可用write_milkway, read_milkway 传递数据。
数字IC低功耗物理设计
随着集成电路生产工艺的迅速发展,功耗作为芯片质量的重要衡量标准引起了国内外学者越来越多的重视和研究。当晶体管的特征尺寸减小到纳米级时,其***电流的增加、工作频率的提高和晶体管门数的攀升极大提高了芯片的功耗。同时,传统的基于UPF(Unified Power Format)的低功耗设计流程存在着效率低、可修复性差等缺点。针对以上问题,以14 nm工艺下数字芯片fch_sata_t模块为例,简要介绍了全新的基于CUPF(Ctant UPF)的低功耗物理设计流程,利用门控电源和多电源电压等技术对芯片进行低功耗设计。终,通过Synopsys旗下PrimetimePX提供功耗分析结果,证明了芯片功耗满足设计要求。
深圳瑞泰威科技有限公司是国内IC电子元器件的代理销售企业，***从事各类驱动IC、存储IC、传感器IC、触摸IC销售，品类齐全，具备上百个型号。与国内外的东芝、恩智浦、安森美、全宇昕、上海晶准等均稳定合作，保证产品的优质品质和稳定供货。自公司成立以来，飞速发展，产品已涵盖了工控类IC、光通信类IC、无线通信IC、消费类IC等行业。
ESD保护电路的数字逻辑芯片检测
数字电子技术是普通高校电子类相关***的必修课程,主要包含组合逻辑电路和时序逻辑电路两部分内容及其应用。数字电子技术又是一门实践性很强的课程,需要学生动手做实验来加深对数字逻辑芯片工作原理的理解。数字电路实验离不开数字逻辑芯片,很多高校每年都会采购一批数字逻辑芯片,芯片复用率很低,造成了数字逻辑芯片的严重浪费。
数字电路实验会使用到许多不同类型的数字逻辑芯片。由于储存方法不当、实验平台不完善、学生不规范操作等原因,数字逻辑芯片经常发生损坏。由于其故障类型多样、检测过程繁琐,因此实验室管理人员难以及时排查故障芯片。本文基于芯片ESD保护原理、故障字典法研究设计了一种数字逻辑芯片自动化检测系统。该系统可检测数字逻辑芯片是否有短路、断路和逻辑功能错误等故障,并可确定具体的故障引脚位置,通过LCD液晶屏或上位机将检测结果展示给用户。经过实际的试验和数据分析可以得出:该检测系统可以较好地检测数字逻辑芯片故障,单枚芯片检测时间大约为3秒,且检测准确率高达99.4%、运行功耗低至0.44W。非常适合在开设数字电子技术课程的高校中推广应用,同时也可用于芯片制造公司的成品检测。