数字IC设计工程师要具备哪些技能
学习“数字集成电路基础”是一切的开始，可以说是进入数字集成电路门槛的步。CMOS制造工艺是我们了解芯片的节课，从生产过程（宏观）学习芯片是怎么来的，这一步，可以激发学习的兴趣，产生学习的动力。
接下来，从微观角度来学习半导体器件物理，了解二极管的工作原理。进而学习场效应管的工作原理，这将是我们搭电路的积木。
导线是什么？这是一个有趣的话题，电阻、电容、电感的相互作用，产生和干扰，也是数字电路要解决的重要问题。
门电路是半定制数字集成电路的积木（Stardard Cell），所有的逻辑都将通过它们的实现。
存储器及其控制器，本质上属于数模混合电路。但由于计算机等复杂系统中存储器的日新月异，存储器的控制器由逻辑层（数字）和物理层（模拟）一起实现。
FPGA是可编程门阵列，就是提前生产好的ASIC芯片，可以改配置文件，来实现不同的功能。常常用于芯片Tapeout前的功能验证，或者用于基于FPGA的系统产品（非ASIC实现方案，快速推向市场）。
可测试性设计（即Design For Test），通常用来检测和调试生产过程中的良率问题。封装和测试是芯片交给客户的后一步。似乎这些与狭义的数字电路设计不相关，但这恰恰公司降低成本的秘诀。
后，还需要了解数字电路与模拟电路的本质区别，这将会帮助我们融汇贯通所学的知识。
数字IC功能验证
集成电路规模的飞速增长,使得集成电路功能复杂度日益提升,一方面为信息技术产业带来了生机和活力,另一方面也产生了许多问题和挑战。集成电路的功能正确性是这些问题和挑战中的首要考虑因素,必须引起我们足够的重视。因为采用的是层次化的应用，假如设计中的某个引脚名字需要修改，我们只能修改驱动这个端口的方法。传统的功能验证主要通过验证工程师手工编写测试激励来进行,验证效率较为低下。
随着技术的发展,OVM、UVM等***的验证方法被成功引入,扩充了验证技术库。但这些验证方法主要基于信号层级或事务层级来进行,并没有从更高层次的功能点角度去考虑验证问题。6、静态时序分析——STAStaticTimingAnalysis（STA），静态时序分析，验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（setuptime）和保持时间（holdtime）的违例（violation）。功能点的标准化概括、提取和层次分解仍然存在不足,而且测试激励需要人为去进行封装和***,一定程度加大了验证平台搭建难度。为了弥补验证技术上在功能建模和激励自动生成上的缺陷,从不同角度去探究新的验证方法,课题组开展了相应的研究工作。
研究工作和技术进步主要包括以下几点:1、基于集成电路功能特点以及对功能规范的分析,针对集成电路功能验证需求,课题组共同创建了基于功能规范的功能模型F-M；针对该功能模型,开发出一套功能模型描述语言,并定义相应语***则,用以描述数字系统、IP核等模块的功能行为。2、利用语言C/C 编写出解析编译器P-C,对上述功能模型语言进行解析,自动生成激励生成器和断言检测器,构建出SystemVerilog验证平台,自动产生测试激励。DFTCompiler可以使设计者在设计流程的前期，很快而且方便的实现高质量的测试分析，确保时序要求和测试覆盖率要求同时得到满足。
数字ic时钟种类有哪些？
在开展数字ic电路设计设计过程中，无论是ASIC\FPGA，系统软件数字时钟的可信性，十分重要。设计方案欠佳的数字时钟在限的溫度、工作电压或生产制造加工工艺的误差状况下将造成 错误的行为。1VCC,动态测试失效机制：电子迁移，氧化层，相互扩散，不稳定性，离子玷污等参考标准：125℃条件下1000小时测试通过IC可以保证持续使用4年，2000小时测试持续使用8年。而且一般和数字时钟有关的难题，在调节全过程中，难度系数很大、精准***较难、开销非常大。
数字ic时钟种类
一般数字时钟可分成以下四种种类：全局性数字时钟、自动门数字时钟、多级别逻辑性数字时钟和起伏式数字时钟。可是在具体工作上，一个设计方案里边，通常全是多时钟系统，即包含所述四种数字时钟种类的随意组成。