数字IC设计流程
1、需求分析与规格制定
对市场调研，弄清需要什么样功能的芯片。
芯片规格，也就像功能列表一样，是客户向芯片设计公司提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。
2、架构设计与算法设计
根据客户提出的规格要求，对一些功能进行算法设计，拿出设计解决方案和具体实现架构，划分模块功能。
3、HDL编码
使用硬件描述语言（VHDL，Verilog HDL）分模块以代码来描述实现，RTL coding，linux环境下一般用Gvim作为代码编辑器。
4、功能
验证就是检验编码设计的正确性。不符合规格要重新设计和编码。设计和验证是反复迭代的过程，直到验证结果显示完全符合规格标准。该部分称为前。
5、逻辑综合――Design Compiler
验证通过，进行逻辑综合。逻辑综合就是把HDL代码翻译成门级网表netlist。
综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。所以，综合库不一样，综合出来的电路在时序，面积上是有差异的。LEDA预先将IEEE可综合规范、可规范、可测性规范和设计服用规范集成，提高设计者分析代码的能力VCSVCS是编译型Verilog模拟器，它完全支持OVI标准的VerilogHDL语言、PLI和SDF。一般来说，综合完成后需要再次做验证（这个也称为后）
逻辑综合工具：Synopsys的Design Compiler，工具选择上面的三种工具均可。
6、静态时序分析——STA
Static Timing Analysis（STA），静态时序分析，验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation）。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。因为采用的是层次化的应用，假如设计中的某个引脚名字需要修改，我们只能修改驱动这个端口的方法。
数字IC设计工程师要具备哪些技能
学习“数字集成电路基础”是一切的开始，可以说是进入数字集成电路门槛的步。CMOS制造工艺是我们了解芯片的节课，从生产过程（宏观）学习芯片是怎么来的，这一步，可以激发学习的兴趣，产生学习的动力。
接下来，从微观角度来学习半导体器件物理，了解二极管的工作原理。进而学习场效应管的工作原理，这将是我们搭电路的积木。
导线是什么？这是一个有趣的话题，电阻、电容、电感的相互作用，产生和干扰，也是数字电路要解决的重要问题。
门电路是半定制数字集成电路的积木（Stardard Cell），所有的逻辑都将通过它们的实现。
存储器及其控制器，本质上属于数模混合电路。但由于计算机等复杂系统中存储器的日新月异，存储器的控制器由逻辑层（数字）和物理层（模拟）一起实现。
FPGA是可编程门阵列，就是提前生产好的ASIC芯片，可以改配置文件，来实现不同的功能。常常用于芯片Tapeout前的功能验证，或者用于基于FPGA的系统产品（非ASIC实现方案，快速推向市场）。
可测试性设计（即Design For Test），通常用来检测和调试生产过程中的良率问题。封装和测试是芯片交给客户的后一步。似乎这些与狭义的数字电路设计不相关，但这恰恰公司降低成本的秘诀。
后，还需要了解数字电路与模拟电路的本质区别，这将会帮助我们融汇贯通所学的知识。
数字ic后端设计（二)
4.时钟树生成(CTS Clock tree synthesis) 。
芯片中的时钟网络要驱动电路中所有的时序单元，所以时钟源端门单元带载很多，其负载很大并且不平衡，需要插入缓冲器减小负载和平衡。时钟网络及其上的缓冲器构成了时钟树。一般要反复几次才可以做出一个比较理想的时钟树。---Clock skew.
5. STA 静态时序分析和后。
时钟树插入后，每个单元的位置都确定下来了，工具可以提出GlobalRoute形式的连线寄生参数，此时对参数的提取就比较准确了。SE把.V和.SDF文件传递给PrimeTime做静态时序分析。确认没有时序违规后，将这来两个文件传递给前端人员做后。DFTCompiler同时支持RTL级、门级的扫描测试设计规则的检查，以及给予约束的扫描链插入和优化，同时进行失效覆盖的分析。对Astro 而言，在detail routing 之后，
用starRC XT 参数提取，生成的E.V和.SDF文件传递给PrimeTime做静态时序分析，那将会更准确。
6. ECO(Engineering Change Order)。
针对静态时序分析和后中出现的问题，对电路和单元布局进行小范围的改动.
7. Filler的插入(pad fliier, cell filler)。
Filler指的是标准单元库和I/O Pad库中定义的与逻辑无关的填充物，用来填充标准单元和标准单元之间，I/O Pad和I/O Pad之间的间隙，它主要是把扩散层连接起来，满足DRC规则和设计需要。
8. 布线(Routing)。
Global route-- Track assign --Detail routing--Routing optimization布线是指在满足工艺规则和布线层数限制、线宽、线间距限制和各线网可靠绝缘的电性能约束的条件下，根据电路的连接关系将各单元和I/OPad用互连线连接起来，这些是在时序驱动(Timing driven )的条件下进行的，保证关键时序路径上的连线长度能够。Herculus具有进行层次设计的成熟算法，进行flatprocessing的优化引擎和自动确定如何进行每个区域数据处理的能力—这些技术缩短了运行时间，提高了验证的度。--Timing report clear