针对时钟分频系数较大的情况下，传统电路实现分频需要大量的寄存器，导致芯片功耗和面积增加的问题，提出了一种异步分频与门控时钟技术相结合的低功耗逻辑综合方案。基于HHGrace 0.11μm ULL工艺，通过采用所提出的方案和使用Design Compiler工具，完成了Σ-ΔADC芯片中数字集成电路的逻辑综合。结果表明，使用该方案得到的数字IC的功耗为132.627μW。与传统方案相比，数字电压表分辨率，功耗降低了38.88%，面积缩小了2.7%。与门控时钟综合方案相比，功耗降低了25.43%。
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数字ic后端设计（二)
4.时钟树生成(CTS Clock tree synthesis) 。
芯片中的时钟网络要驱动电路中所有的时序单元，所以时钟源端门单元带载很多，其负载很大并且不平衡，需要插入缓冲器减小负载和平衡。时钟网络及其上的缓冲器构成了时钟树。一般要反复几次才可以做出一个比较理想的时钟树。---Clock skew.
5. STA 静态时序分析和后。
时钟树插入后，每个单元的位置都确定下来了，直流数字电压表的设计，工具可以提出GlobalRoute形式的连线寄生参数，此时对参数的提取就比较准确了。SE把.V和.SDF文件传递给PrimeTime做静态时序分析。确认没有时序违规后，将这来两个文件传递给前端人员做后。对Astro 而言，在detail routing 之后，
用starRC XT 参数提取，生成的E.V和.SDF文件传递给PrimeTime做静态时序分析，那将会更准确。
6. ECO(Engineering Change Order)。
针对静态时序分析和后中出现的问题，对电路和单元布局进行小范围的改动.
7. Filler的插入(pad fliier， cell filler)。
Filler指的是标准单元库和I/O Pad库中定义的与逻辑无关的填充物，用来填充标准单元和标准单元之间，I/O Pad和I/O Pad之间的间隙，它主要是把扩散层连接起来，满足DRC规则和设计需要。
8. 布线(Routing)。
Global route-- Track assign --Detail routing--Routing optimization布线是指在满足工艺规则和布线层数限制、线宽、线间距限制和各线网可靠绝缘的电性能约束的条件下，根据电路的连接关系将各单元和I/OPad用互连线连接起来，这些是在时序驱动(Timing driven )的条件下进行的，保证关键时序路径上的连线长度能够。--Timing report clear
学习“数字集成电路基础”是一切的开始，可以说是进入数字集成电路门槛的步。CMOS制造工艺是我们了解芯片的节课，从生产过程（宏观）学习芯片是怎么来的，这一步，可以激发学习的兴趣，产生学习的动力。
接下来，从微观角度来学习半导体器件物理，了解二极管的工作原理。进而学习场效应管的工作原理，这将是我们搭电路的积木。
导线是什么？这是一个有趣的话题，电阻、电容、电感的相互作用，产生和干扰，也是数字电路要解决的重要问题。
门电路是半定制数字集成电路的积木（Stardard Cell），所有的逻辑都将通过它们的实现。
存储器及其控制器，数字电压表设计，本质上属于数模混合电路。但由于计算机等复杂系统中存储器的日新月异，存储器的控制器由逻辑层（数字）和物理层（模拟）一起实现。
FPGA是可编程门阵列，就是提前生产好的ASIC芯片，可以改配置文件，来实现不同的功能。常常用于芯片Tapeout前的功能验证，数字电压，或者用于基于FPGA的系统产品（非ASIC实现方案，快速推向市场）。
可测试性设计（即Design For Test），通常用来检测和调试生产过程中的良率问题。封装和测试是芯片交给客户的后一步。似乎这些与狭义的数字电路设计不相关，但这恰恰公司降低成本的秘诀。
后，还需要了解数字电路与模拟电路的本质区别，这将会帮助我们融汇贯通所学的知识。
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