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  由于数据在写入Flash后还有较长的编程时间，一页的编程时间典型值为300μs，***大值为700μs。数据在存储上不能有任何的停顿，否则就会丢失数据，所以不能使用R／B信号进行设计。为了系统更加可靠，选择***大编程时间700μs。两次对同一组Flash进行写操作的时间间隔为700μs+81.92μs=781.92μs，一页的数据写到双口RAM要

    用25ns×2048=51.2μs。总时间除以写一页数据的时间：781.92／51.2=15.3μs，说明一个循环内至少需要16组Flash才能满足要求。所以在设计中，对于每路A／D采样通道都用一片FPGA作为缓冲和控制系统，在每片FPGA内部都采用4个缓冲区，每个缓冲区对应一条外部总线，每条总线上挂有4组K9F2G08U0M×2(将两片Flash并成16位操作，即把I／O并成16位，共用控制信号线)。系统整体框图如图2所示。

    系统整体框图

    图2中2个外部接口连接2个A／D通道，采用两片FPGA作为控制和缓冲区，每片控制16组Flash。存储板通过PCI9054与CPCI总线相连，通过CPCI总线可以将存储板数据高速读回计算机。

    3.2系统设计思想

    为了解决高速的数据采集和低速的Flash访问速度之间的矛盾，采取将数据流串并转换，***多个操作模块并行处理的设计方法。通过利用FPGA内部的存储区实现4个双口RAM作为缓冲区。每条外部Flash总线用一个双口RAM，采集到的数据分时加载到4个RAM中，然后再写入Flash。写入Flash的操作以流水方式进行，具体方式如图3所示。首先，外部A／D采样通道写数据到RAM1。当RAM1写满时，加载数据到***组Flash数据寄存器，加载完成后***组Flash进入自动编程阶段；当RAM2写满时，第2组Flash加载开始，数据加载完成后，进入自动编程阶段。依次加载RAM3，当RAM4写满，第4组Flash开始加载后，FPGA内部控制重新写RAM1，开始对第5组Flash操作，然后依此循环方式对第6～16组Flash进行操作；当第16组数据加载完成后，第1组Flash已经编程结束，接着从第1组Flash开始加载和编程。可看出向16组Flash写入数据是并行的，通过并行写操作，可存储高速采集的数据。

    16组Flash的流水操作方式示意图

    FPGA内部设计大体可划分为PCI9054操控部分和数据录放部分。PCI9054操控部分一方面跟PCI9054接口，一方面要完成对Flash的操作。数据录放部分主要完成外部数据写入、读出以及擦除、建立无产块信息列表等功能。由于对4组Flash的操作都是一样的，所以数据录放部分可以分为数据流控制部分和Flash操控部分。数据流控制部分控制数据写入或读取哪组Flash；Flash操控部分用于对Flash的具体操作。图4为数据录放部分FPGA功能结构。为了节省内部存储单元的数量，写入和读取数据要使用同样的缓存区。

    数据录放部分FPGA功能结构

    3.3无效块的建立和操作

    当一个块中有一位或更多位不能正确操作时，就定义此块为无效块。无效块并不影响其他块的正常工作，各个块之间是相互***的。所选的K9F2G08U0M在出厂时可能存在无效块，在使用中也可能产生新的无效块，但是器件的***个块一定不是无效块。NANDFlash在出厂时就标记本身的无效块，每个块的***页或第二页的空闲区的***个数据不是FFh，则表示此块为无效块。为了保证Flash的正确操作，必须在操作之前建立无效块信息表。在每片FPGA中设计了4个2048×1bit的RAM用于存储无效块的信息。RAM的每一个存储单元存储相应总线上的4组Flash的无效块信息。其中某一块的无效块信息是4组Flash的无效块信息相“与”后的结果(1表示正常，0表示无效块)。在对Flash进行读、写或擦除操作之前，应先从RAM中读取无效块信息，然后根据无效块信息决定是否对当前块操作。