AC800F附件,TK802F

SEP3203处理器是由东南大学***专用集成电路系统工程技术研究中心设计的16／32位RISC微控制器，面向低成本手持设备和其他通用嵌入式设备。该处理器内嵌ARM7TDMI处理器内核，为用户提供了面向移动终端应用的丰富外设、低功耗管理和低成本的外存配置，整个芯片可以运行在75 MHz。数据通信系统使用的主要功能模块如下：20 KB片上零等待静态存储器(eSRAM)；外部存储器接口控制器(EMI)；中断控制器(INTC)；DMA控制器(DMAC)。

　　系统中使用的FPGA为Altera公司的Cyclone系列中的EP1C6Q240C8，拥有丰富的I／O资源和逻辑资源，外部接口遵循SRAM时序。它主要负责提供信号的A／D采样频率，并将A／D转换后的数据存储到一组FIFO中，待FIFO的FF(Full Flag)端口有效后，将FIFO中的数据读回，同时使能另一组FIFO的写时序，实现了信号不间断的采样和存储。

　　FPGA将一组数据处理完毕后，以中断的方式通知SEP3203，处理器以DMA方式将运算后的结果存储到片外的SDRAM中。由于数据写满FIFO的时间大于FPGA处理数据的时间，所以整个系统实现了流水线操作。

　　1系统的总体设计[1-2]

　　系统硬件主要由信号采集模块、FIFO、FPGA和SEP3203处理器组成。信号采集模块主要包括信号***和A／D转换模块。接收到的信号首先要通过NE5534进行放大，NE5534采用&plu***n;5 V供电。图1为系统总体框图。

系统总体框图

　　系统中的A／D转换芯片使用了ADI公司的AD1672，它采用4级流水线结构，在3 Msps采样速度下精度为12位。FIFO选用了IDT公司的IDT7202。它具有输入和输出两套数据线，***的读／写地址指针在读／写脉冲的控制下顺序地从双口FIFO读／写数据，读／写地址指针均从***个存储单元开始，直到***后一个存储单元，然后又回到***个存储单元。为了支持9位数据宽度的存储，系统采用了2片IDT7202将数据宽度扩展为16位，共使用了4片IDT7202实现了FIFO的协同工作。在系统工作时，IDT7202内部的仲裁电路通过对读指针和写指针的比较，相应给出FIFO的空(EF)和满(FF)状态指示；FPGA可以根据所获得的FIFO状态标志控制FIFO的读／写时序，实现对FIFO的读／写操作。

　　Cyclone系列的FPGA支持多种I／O电平标准，包括3．3 V、2．5 V和1．8 V的LVTTL和LVCMOS电平。SEP3203处理器的I／O电平为3．3 V，与工作在3．3 V的FPGA电平兼容，可以直接相连。由于FIFO必须是5 V供电，所以FPGA将数据从FIFO读入内部存储器时，需要经过一个电平转换芯片。系统选用了IDT公司的IDT74LVC16245，它支持8／16位数据的双向传输。

　　2 SEP3203与FPGA的接口电路设计

　　2．1 硬件设计[3]

　　系统中的FPGA输入时钟由外部晶振提供，为20MHz。FPGA的复位信号通过SEP3203的I／O口实现。本系统有2个触发信号：硬件触发信号和软件触发信号。硬件触发信号低电平有效，软件触发信号高电平有效。首先，SEP3203处理器产生复位信号复位FPGA内部的逻辑电路；当FPGA检测到任何一个有效触发信号后，会按照SEP3203处理器配置的分频因子，将in_clk分频后输出div_clk给A／D采样电路。硬件实现框图如图2所示。

硬件实现框图

　　A／D采样数据在采样时钟有效后短时间内可能会是无效的，所以SEP3203要配置一定的***值给FPGA。当***满足后，FPGA才将FIFO的写时序输出到IDT7202的写端口。确保采集到的数据为有效数据。

　　图3是SEP3203处理器输入到FPGA内部的控制信号的仿真波形图。in_rst_n_a是复位信号，in_we_n和in_cs_n是SEP3203的写信号和片选信号。系统中FPGA接到了处理器的CSB片选上，该片选的地址映射默认为024000000～027FFFFFF，in_addr是地址线，in_data为输入数据。这里将***设为2，分频因子设为10，之后通过往地址024000804写1，用软件使能系统。in_trig为硬件触发信号。