Honeywell霍尼韦尔 MC-TAMR04(51305907-175)，现货销售，顺丰包邮，欲购从速。
详情描述：
可在哪里保留层次
应注意的是这里只有指导方针。没有指定如何选择或保持层次的确定规则。它的确因设计而异、因用户而不同。应由用户来决定在哪里保持层次对验证***有价值、以及在哪里应将其解构。
层次验证进入实战
为对在时序仿真中采用层次方法的可能好处进行量化，我们将检查两个设计：VHDL和Verilog各一个，它们都是以中等规模Xilinx FPGA为目标器件的，且采用了500微秒的Model Technology ModelSim SE模拟器进行模拟。这些模拟是在带2GB RDRAM存储器的双2.0 GHz Xeon计算机上在Linux环境下运行的。这是为表现该方***能显现的量值差别所进行的一个适当的尝试，它并不一定代表典型的模拟运行时间或存储器需求。
VHDL设计在一定程度上代表了典型的以DSP为导向的设计，这里用的是Xilinx的 Virtex-4 SX35 FPGA。我们选择将设计分为9个子层和一个顶层，在每个期望子层都放置一个KEEP_HIERARCHY。
在该测试中，我们选取代码***不稳定的部分，也即在设计流的这一部分它频繁改变。执行一个相对简单的模拟，并比较TRL模拟时间与设计的时序仿真时间，我们发现它对运行时间和存储器容量要求有显著增加，见下表1。但，若我们采取仅对设计的改变部分施以时序仿真的方法，我们可相应降低运行时间24倍、减小存储器容量21倍。即使我们选择仅采用改变的部分对整个设计进行时序验证，我们看到，与完全RTL模拟相比，其所需的运行时间和存储器容量与完全RTL模拟相比也只需增加约一倍。与更传统的全时序仿真相比，其对上述两个指标的要求也有大幅降低。
看Verilog设计，它代表了某种更大更复杂数据路径方式的设计，我们以Xilinx Virtex-4 LX80 FPGA为目标器件。我们将其分为14个子层和一个顶层，采用KEEP_HIERARCHY约束以支持分段时序仿真。我们看到，与VHDL运行相比，所需的时间长了些，但对该设计仍取得类似的改进。仅对改变部分进行的时序仿真与对整个设计进行时序仿真相比，运行时间和模拟存储器分别节省了6.3和6.6倍。仅将设计的改变部分代替以时序仿真网络表然后模拟整个RTL设计，运行时间和存储器需求仍分别缩短了3.6倍、减小了 5.5倍。
时序仿真
在两个设计中，被改变模块的覆盖范围完全相当，且因为更快的运行时间以及需分析的设计更小，设计调试变得更容易。也许因为需要更大的存储器，模拟器用起来也更觉灵便。我们注意到，采用该方***(扩展了验证设计的可用资源并允许并行运行以进一步降低总体运行时间)，可能用一款较低端的计算机(速度更慢、存储器更少)执行该模拟。
本文小结
本文覆盖了利用目前可用的一种技术进行***验证的方***。它并非一种革命性的方***，而
是一种大多数设计师并不完全了解或彻底把握的一种方法。这些技术过去一直用于不同类型的模拟和验证，但可能并没发挥出全部效力。采用层次模拟可对需要多长时间及多大努力才能完成一个设计验证产生巨大影响。令人欣慰的是，借助本文，在未来的FPGA设计中，在降低模拟对硬件需求的同时有可能实现更快和更***的时序仿真。
1756-TBS6H
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